Cadence刘淼:专为超大局限计算/5G等应用策画, Integrity 3D
发布日期:2022-08-07 10:48    点击次数:182

  【51CTO.com原创稿件】芯片堆叠技能推动着摩尔定律持续往前走,Integrity 3D-IC平台则供应无独占偶的体系结构功用,集成电热和动静时序阐发(STA),以及物理验证流程,助力完成速度更快、品格更高的3D策画收敛,获取更高的临蓐效劳。

  在夙昔的半个世纪中,在摩尔定律的驱动之下,半导体芯片飞速倒退,计算力一贯对立着大跨度的倒退。然而,随着硅芯片已逼近物理和经济成本上的极限,摩尔定律起头放缓了,半导体工艺降级带来的计算性能的提升不克不迭再像之前那末快了,每一代制程工艺的研发和童稚需求的时光将越来越长。

  为了提升芯片性能,半导体行业一方面正在持续推动制程演进,另外一方面则在接续探索、倒退2.5D/3D堆叠、Chiplet(芯粒)等行进先辈封装技能。刻日,Cadence正式交付全新Cadence Integrity 3D-IC平台,这是业界首款完备的高容量3D-IC平台,将策画结构、物理完成和体系阐发统一集成于单个打点界面中。

Cadence公司数字与签核遗址部产品工程资深群总监刘淼

  Cadence公司数字与签核遗址部产品工程资深群总监刘淼在担任记者采访时默示,芯片堆叠技能推动着摩尔定律持续往前走,Integrity 3D-IC平台则供应无独占偶的体系结构功用,集成电热和动静时序阐发(STA),以及物理验证流程,助力完成速度更快、品格更高的3D策画收敛,获取更高的临蓐效劳。

  后摩尔时代,堆叠技能成为芯片倒退趋势

  此次媒体雷同会上,刘淼率先分享了全副芯片行业的倒退现状与未来趋势。刘淼默示,芯片策画次要有四个条理:器件层、标准单元库+片上内存SRAM、Block层和体系层。要让摩尔定律持续上来,就要从两个差别的维度停航,一是More Moore,即深度摩尔,即在介质和工艺长举行深度研发。

  刘淼夸大,仅从这一维度停航,显明没法支持摩尔定律走上来,因为看不到成本的较着升高。因而,必须从More than Moore,即体系角度停航,行使堆叠技能,提升单元面积上的密度才兴许让摩尔定律持续上去。

  据相识,Cadence在多个小芯片(Multi-Chiplet)封装局限已经耕种了20多年,从1980年起头做体系级封装,到2004年推出RF模块,再到2010年起头研发2.5D技能,已经具备极度童稚的技能。

  刘淼默示,自2012年推出嵌入式键桥技能当前,Cadence不只支持 FOWLP和Bumpless 3D集成,还供应行进先辈Co-package,如兴许把光和硅堆叠起来。此次正式交付的Integrity 3D-IC平台,兴许让SoC(片上体系)策画和封装团队协同对体系举行优化,还将策画结构、物理完成和体系阐发功用集成在单个打点界面中,灯箱广告简化了多种EDA器材的应用。

  Cadence Integrity 3D-IC平台:统一的打点界面和数据库,完成物理验证、电源、热仿真全流程打点

  Cadence此次交付的Integrity 3D-IC平台,完成为了Cadence策画流程每个环节的器材整合,形成为了数据无缝对接,外部器材体系闭环,加剧了芯片策画厂商的应用难度和成本。

  刘淼默示,Cadence的Integrity 3D-IC平台是其普及3D-IC经管规划的形成,同时集成为了体系、验证及IP功用。据介绍,该平台支持Palladium Z2和Protium X2举行扫数系功耗阐发;基于小芯片的PHY IP互联;Virtuoso策画情形和Allegro封装技能的协同策画;集成化的IC签核提取和STA。经由过程Integrity 3D-IC平台,Cadence将自身的Virtuoso策画情形和Allegro封装技能完成为了数据库的统一,打通了外部器材互通瓶颈。

  Integrity 3D-IC平台还集成为了Sigrity仿真技能、Clarity 3D Transient Solver电磁场求解器及Celsius Thermal Solver热求解器,不只兴许举行体系级跟尾的3D结构,还可以或许显现完备的体系级视图和Chiplet到PCB板的晖映。

  刘淼陈诉记者,在Cadence Integrity 3D-IC平台名目上,中国团队作出了突出的贡献。据介绍,在该名目中,中国研发团队提出了Native 3D Partitioning(同谈判异构裸片堆叠)规划,兴许有用地提升3D堆叠下的PPA。该技能也发挥阐发了Cadence中国团队创建15年来累积的技能力气。

  除此之外,Integrity 3D-IC平台还支持3D动静时序阐发Tempus规划。比较2D封装,3D-IC会较着地提升Corners数量,加大厂商验证难度和成本。Tempus的倏地、自动裸片阐发技能(RAID)可以或许将这一流程压缩至1/10。其3D exploration流程可以或许经由过程用户输入信息将2D策画网表间接生成多个3D堆叠场景,自动抉择最优化的3D堆叠设置。此外,在体系级阐发和签核流程上,Integrity 3D-IC平台兴许举行时序阐发、物理验证、电源和热仿真打点等流程。

  刘淼默示,Integrity 3D-IC平台是EDA行业倒退的一大趋势,未来3D策画器材和人工智能策画器材大约也将进一步整合,升高芯片策画成本。

  为差别应用处景供应更高的临蓐效劳

  Integrity 3D-IC平台实用于差别应用处景的芯片片,其面向超大局限计算、破费电子、5G通信、移动和汽车应用,相较于传统繁多解脱的Die-by-Die策画完成编制,芯片策画工程师可以或许行使Integrity 3D-IC平台获取更高的临蓐效劳。

  刘淼默示,诚然差别的应用有着差别的诉求,但存算一体化必然也是一个次要的趋势,将会在未来的良多场景中失去应用。他默示,而今良多AI公司正在研发存算一体化的芯片,其最大目标是让功耗不要斲丧在传输之中,因而把存储和运算放在一起,不只兴许行进效劳,还能升高功耗,这就需求Integrity 3D-IC平台举行支持。其他,在通信局限, HBM兴许供应足够的带宽,这也是HBM给与2.5D的基本启事。

 

  据介绍,而今蕴含复兴通信 lightelligence等,都已经是Cadence的客户。“只若是在往2.5D倾向走的企业,蕴含CPU、GPU公司,都是Cadence的客户。”刘淼如是说。

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